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岗位职责：

1、主导NPU指令级算子库设计与开发，针对GEMM、Conv、Attention等核心算子进行汇编/SIMD指令级优化，突破硬件算力瓶颈；

2、基于硬件指令集特性（如RISCV/NPU定制指令），设计混合精度计算策略（FP32/INT8/INT4），实现量化算子与硬件指令的深度协同；

3、构建面向NPU的内存调度体系，优化DDR带宽利用率，解决内存墙问题及多核间缓存一致性挑战；

4、开发JIT编译模块，实现动态shape算子的即时编译与指令级热代码生成，支持AI模型灵活部署；

5、搭建NPU-CPU异构调度框架，制定算子拆分策略，解决硬件不兼容算子的跨平台协同计算问题。

任职要求：

1、学历背景：计算机/微电子专业，硕士及以上学历，3年以上底层算子优化经验；

2、技术能力与项目经验：

1) 精通C/C++及汇编开发，掌握NPU/CPU指令集架构（如RISC-V扩展指令/TPU微码）；

2) 熟悉TVM/XLA等编译框架的算子实现，具备量化算法（MINMAX/KLD/DFQ）与硬件指令协同设计经验；

3) 深入理解计算机体系结构，掌握内存层级优化、SIMD向量化及并行计算技术。

3、加分项：

1) 有NPU芯片指令集开发经验，或参与过AI加速器（如寒武纪/地平线）算子库建设；

2) 熟悉Linux内核驱动开发，能解决DMA传输、中断处理等底层性能问题；

3) 在MLIR/LLVM等开源项目贡献过指令级优化代码，或发表过MICRO/ASPLOS相关论文。

岗位职责：

1、负责NPU跨平台模拟器（Simulator）核心模块开发，包括硬件指令集仿真、系统服务虚拟化及性能调优；

2、深度参与NPU Runtime系统开发；

3、实现模拟器与宿主机的交互协议（如gRPC通信）；

4、开发调试工具链，构建基于gcc/llvm的调试框架，支持内存泄漏/方法调用追踪等场景。

任职要求：

1、学历背景：计算机/电子工程硕士及以上学历，3年以上系统底层开发经验；

2、技术能力与项目经验：

1) 精通Python，熟悉C/汇编；

2) 熟悉GCC或LLVM调试器插件开发。

岗位职责：

1、负责深度学习算子的编译器端设计与优化，包括TVM、XLA等框架的算子融合、自动代码生成及性能调优；

2、开发高性能算子库，针对NPU硬件优化计算密集型算子（如Conv、GEMM、Attention）；

3、结合AI模型需求（如Transformer、扩散模型），设计定制化编译优化策略，提升端到端推理效率；

4、实现硬件平台（NPU）的算子适配与加速，解决指令集/内存/并行化等性能瓶颈；

5、与算法团队协作，推动编译器技术在模型部署中的创新应用。

任职要求：

1、学历背景：计算机/电子工程相关专业硕士及以上学历，3年以上编译器或算子开发经验；

2、技术能力与项目经验：

1) 熟悉TVM、TensorRT、XLA等AI编译框架，精通算子优化技术（如循环展开、内存布局优化）；

2) 掌握C++/CUDA/OpenCL编程，具备硬件底层优化能力（如SIMD指令、缓存优化）；

3) 了解主流AI模型结构及计算特性，有PyTorch/TensorFlow模型部署经验者优先；

3、加分项：

1) 熟悉AI芯片（如NPU）架构或RISC-V扩展指令集开发；

2) 具备多线程/分布式计算优化经验，或参与过MLSys/PPoPP等顶会项目；

3) 在开源社区（如LLVM、Apache TVM）有代码贡献或优化案例。

岗位职责：

1、负责编译器核心模块的开发与优化，包括但不限于中间表示（IR）优化、代码生成、指令调度等；

2、针对AI框架（如TVM）进行编译器适配与性能调优，提升模型推理/训练效率；

3、分析并优化程序性能瓶颈，结合硬件架构（NPU/RISCV）实现编译层加速；

4、参与编译工具链的维护与升级，解决复杂场景下的兼容性和稳定性问题；

5、跟踪学术界与工业界前沿技术，推动编译器领域的技术创新与落地。

任职要求：

1、学历背景：计算机相关专业本科及以上学历，3年以上编译器开发经验；

2、技术能力与项目经验：

1) 精通LLVM/GCC架构及优化流程，熟悉编译器前端、中端、后端模块；

2) 熟悉TVM、MLIR等AI编译框架，有实际项目优化经验；

3) 扎实的C/C++编程能力，熟悉Python脚本开发，熟练使用Verdi、VCS、Questa等工具链，具备覆盖率驱动验证（CDV）落地经验；

3、加分项：

1) 熟悉并行计算、硬件加速（如SIMD、CUDA）或深度学习框架（PyTorch/TensorFlow）；

2) 了解芯片指令集架构（如RISC-V、ARM/x86）或异构计算（CPU+GPU/FPGA）；

3) 发表过编译器/程序优化相关顶会论文，或主导过开源项目贡献。

岗位职责：

1、负责NPU（神经网络处理器）及NOC（片上网络）的模块级/系统级验证，制定验证策略并搭建基于UVM/SystemC的混合仿真平台；

2、使用SystemC构建虚拟原型（Virtual Prototype），实现NPU算法模型与RTL的协同仿真，提前开展软硬件协同验证；

3、针对NOC的路由算法、QoS策略、带宽延迟等指标设计定向及随机测试用例，完成功能/性能覆盖率闭环；

4、主导跨团队协作，与设计/架构团队共同优化NPU计算单元、存储层次与NOC互连架构的验证可测性；

5、参与芯片硅后验证，主导FPGA原型调试及性能瓶颈分析。

任职要求：

1、学历背景：微电子/计算机/电子工程相关专业，硕士3年或本科5年以上数字验证经验；

2、技术能力：

1) 精通SystemC在TLM 2.0级别的建模，至少1个实际项目应用经验（如虚拟原型、硬件/软件早期协同开发）；

2) 掌握NPU核心验证场景（如卷积加速、稀疏化计算、数据流依赖冲突检测）；

3) 熟悉NOC验证关键技术：死锁/活锁检测、多节点流量压力测试、AXI/CXL协议一致性验证；

4) 熟练使用Verdi、VCS、Questa等工具链，具备覆盖率驱动验证（CDV）落地经验；

5) 熟悉AI芯片验证特定需求：如混合精度支持、多芯片互连验证；

6) 掌握Python/Perl等脚本语言，能开发自动化验证效率工具；

7) 了解形式验证（Formal Verification）或功耗感知验证流程；

3、项目经验：

1) 有NPU/GPU/AI加速器或复杂NOC子系统验证项目经历；

2) 至少参与过1个28nm及以下工艺的芯片流片，承担关键模块验证owner角色；

3) 有基于SystemC的高层次建模（HLS）或架构性能评估经验者优先。

岗位职责：

1、负责NPU（神经网络处理器）核心IP的架构设计、RTL实现及验证，包括计算单元、存储子系统、数据流控制等模块；

2、优化NPU的能效比和计算密度，支撑AI模型的低延迟、高吞吐需求；

3、参与从算法到硬件的全流程开发，协同软件团队完成指令集定义、编译器优化及性能评估；

4、负责数字IP的综合、时序分析、功耗优化及后端流程支持；

5、编写技术文档，参与芯片流片及调试。

任职要求：

1、学历：电子工程、微电子、计算机等相关专业，硕士及以上学历（优秀本科生可放宽）；

2、技能：

1) 精通Verilog/VHDL，熟悉ASIC/FPGA开发流程及EDA工具（如VCS、DC、PT等）；

2) 熟悉NPU/GPU/AI加速器架构，掌握矩阵运算加速、数据流并行化、稀疏计算等关键技术；

3) 具备低功耗设计经验（如门控时钟、电源域划分）；

4) 了解AMBA总线协议、NoC互连架构及内存子系统设计；

5) 熟悉AI框架（TensorFlow/PyTorch）及模型压缩技术；

6) 掌握Python/TCL/Perl等脚本语言；

7) 良好的英文文献阅读能力；

8) 较强的团队协作和问题解决能力。

3、项目经验：

1) 拥有3年以上数字IP设计经验，至少参与过1次先进工艺芯片流片；

2) 有NPU/DSA（领域专用架构）开发经验者优先；

3) 熟悉AI芯片架构（如TPU、华为达芬核等）或先进工艺节点（7nm及以下）者优先；

4) 有高性能计算（HPC）或并行计算背景。

岗位职责：

1、参与SOC芯片的系统架构设计和SPEC制定，完成系统时钟、复位、电源域规划；

2、集成PCIe、NPU、RISC-V CPU等关键IP；

3、负责PCIe PHY及控制器适配，优化高速接口的时序收敛与信号完整性；

4、参与搭建SOC级验证环境和FPGA原型验证及芯片Bring-up调试；

5、负责芯片的Floorplan规划，以及soc芯片的测试规划；

6、协同后端团队解决物理实现中的时序、功耗、DFT问题，支撑芯片量产。

任职要求：

1、学历：微电子、电子工程、计算机等专业，硕士3年以上SOC设计经验；

2、核心技能：

1) 精通Verilog/SystemVerilog，熟悉SOC开发全流程（RTL→GDSII）；

2) 深入理解PCIe协议栈（TLP/DLLP层）、DDR JEDEC规范及RISC-V微架构；

3) 有AMBA（AXI/APB）总线集成经验，掌握跨时钟域处理、低功耗设计（UPF流程）；

4) 熟练使用VCS仿真、Verdi调试、SpyGlass CDC检查等工具；

5) 熟悉Python/Tcl脚本开发，实现自动化设计流程；

6) 了解SerDes基础原理或DDR眼图分析；

7) 具备跨团队（软件/算法/后端）协同开发能力；

8) 了解NOC互联架构，熟悉NOC算法；

3、项目经验：

1) 至少2个成功流片的SOC项目经历，主导过PCIe/DDR或RISC-V CPU集成；

2) 熟悉芯粒（Chiplet）互联或高性能计算SOC架构者优先。